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还是不太理解，我之前一直以为，对axis总线，每一级的寄存器就像fifo一样，一级一级的分级存储最后一级需要的数据。（现在看来，我这个理解应该也是没有问题的）
如下图，一开始是在解析axis流形式的数据包，数据包一直都能输出，所以valid一直是拉高的。

数据流（比喻成水流）到下图所示的管道的1部分的下端之后，接下来，下级，也就是如下图所示的水管的2部分，装满数据之后，也就是水管注满水之后，下面的模块又有背压传递上来（也就是时不时有人在下面用手把水管堵住）所以这个axis（stream）水流会开始被堵住，流速减慢。在上图的parser_top看来，就是t_valid一直是拉高的，但是ready为0的频率明显拉高。

那么理论上，如果

从一个简单的角度去看：看输出端的吞吐