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FPGA设计流程
在设计输入之后，设计综合前进行 RTL 级仿真，称为综合前仿真，也称为前仿真或 功能仿真。前仿真也就是纯粹的功能仿真，主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路门延迟与线延迟。在完成一个设计的代码编写工作之后，可以直接对代码进行仿真，检测源代码是否
符合功能要求。这时，仿真的对象为HDL代码，可以比较直观的观察波形的变化，在设计的最初阶段发现问题，节省大量的精力。
在布局布线后进行的仿真称为布局布线后仿真，也称为后仿真或时序仿真。时序仿真可以真实地反映了逻辑的时延与功能，综合考虑电路的路径延迟与门延迟的影响，验证电路能否在一定时序条件下满足设计构想的过程，是否存在时序违规。
接下来我们说一下 ModelSim 软件的使用，ModelSim 的使用主要分为两种情况，第一种就是直接使用ModelSim软件进行仿真，也就是手动仿真；第二种情况就是通过其它的EDA工具如Quartus II调用Modelsim进行仿真，这种情况也就是我们通常所说的自动仿真或者联合仿真。不管是手动仿真还是自动仿真，它们都遵循以下3个步骤：
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